Simulación Verilog, observación de resultados con retardos

Gadea Gironés, Rafael; La idea fundamental de este vídeo es como realizar en bancos de pruebas la comprobación del funcionamiento de las salidas del diseño. Nos vamos a centrar en la problemática de que tengamos retardos en el diseño que queremos verificar y su efecto en los procedimientos de chequeo de resultados . http://hdl.handle.net/10251/81476