La idea fundamental de este vídeo es como realizar en bancos de pruebas la comprobación del funcionamiento de las salidas del diseño. Nos vamos a centrar en la problemática de que tengamos retardos en el diseño que queremos verificar y su efecto en los procedimientos de chequeo de resultados . Gadea Gironés, R. (2017). Simulación Verilog, observación de resultados con retardos. http://hdl.handle.net/10251/81476
7:11 · 2013
4:34 · 2013
13:22 · 2020