El objeto presenta de modo muy básico cómo simular un fichero HDL de tipo Verilog mediante el uso de un simulador multilenguaje Gadea Gironés, R. (2016). Simulación RTL: arranque básico. http://hdl.handle.net/10251/65046
10:46 · 2015
10:46 · 2014
6:16 · 2014
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10:06 · 2017
6:,8 · 2016
85:31 · 2021
13:06 · 2012
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