SIMULACION FSM: Generación del reset

Con este objeto se caracteriza la temporización correcta de la señal de reset y se desarrollar un ejemplo sencillo de banco de pruebas en Verilog con dicha señal de reset Gadea Gironés, R. (2016). SIMULACION FSM: Generación del reset. https://riunet.upv.es/handle/10251/65052 DER